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来源：内容 编译自 eenews 。
台湾晶圆代工厂台积电将在欧洲建立其首个设计中心，并希望在汽车应用的内存技术上实现重大飞跃。
欧盟设计中心（EUDC）将设在慕尼黑，预计将专注于汽车领域，但也将支持工业应用、人工智能（AI）、电信和（IoT）的芯片设计。
根据路透社5月27日周二援引台积电欧洲区总裁保罗·德博特（Paul de Bot）的话称，台积电将在德国慕尼黑开设芯片设计中心。
这将代表台积电的战略转变，该公司通常只专注于芯片制造，但此举或许是由于欧洲缺乏尖端设计专业知识，以及需要“手把手”地指导客户，以充分利用台积电正在德累斯顿建设的晶圆厂。该晶圆厂预计将于2027年投产。
台积电高管在荷兰阿姆斯特丹举行的台积电 2025 年欧洲技术研讨会开幕式上表示，该设计中心将于 2025 年第三季度开放。
德博特表示：“其目的是支持欧洲客户设计高密度、高性能和节能的芯片，重点再次关注汽车、工业、人工智能和物联网领域的应用。”
该设计中心将支持台积电对欧洲半导体制造公司 (ESMC) 的 100 亿欧元投资。ESMC 位于德累斯顿，由台积电运营，台积电持有 70% 的股份，恩智浦、英飞凌和博世各持有 10% 的股份。该工厂最初并不打算在尖端工艺上投入运营，而是专注于采用 28/22nm 和 16/12nm 节点制造汽车和工业应用芯片。
然而，欧洲政界人士和致力于人工智能和高性能计算芯片的公司希望看到 ESMC 迅速转向 6nm 和 3nm，以提供国内生产更先进芯片的能力。
台积电通常不提供设计服务，但在台湾，许多公司纷纷涌现，能够为无晶圆厂芯片公司提供帮助，或为其客户提供交钥匙设计服务。其中一家公司就是环球晶圆公司。
欧洲不存在能够在半导体制造前沿领域运营的类似服务提供商。
此外，ESMC预计将为欧洲小型公司和大学提供机会，这些公司和大学可能也缺乏尖端的设计专业知识。慕尼黑中心可能会成为芯片开发和技能转移的重点。
台积电进军设计服务领域配资平台靠谱，将为欧洲客户提供更全面的设计流程和更快速的芯片交付支持。
5nm的MRAM和RRAM，要来了
考虑到这一点，台积电已将其 28 纳米电阻式 RRAM 存储器认证用于汽车应用，预计 12 纳米版本将满足同样严格的汽车质量要求，并计划推出 6 纳米版本。台积电还计划推出 5 纳米 MRAM 磁性存储器。与 MRAM 一样，RRAM 是 16 纳米以下工艺技术上闪存的关键替代品。台积电的 22 纳米 MRAM 正在量产中，16 纳米 MRAM 已准备好为客户提供，而 12 纳米 MRAM 正在开发中。
然而，台积电也在验证MRAM和RRAM未来分别可扩展至5nm和6nm的工艺。这对于扩展车载ADAS和AI芯片的内存至关重要。
EUDC 加入了台积电现有的遍布台湾、美国、加拿大、中国大陆和日本的九个全球设计中心网络，预计将于 2025 年第三季度开业。
汽车是台积电今天在阿姆斯特丹举行的技术研讨会上的重点关注点，台积电预计其 3nm 工艺将在今年晚些时候获得汽车应用认证。这将用于下一代中央 AI 和 ADAS 芯片，以及 12nm 电阻式 RRAM 存储器。
智能汽车技术包括汽车级先进封装、横向溢流积分电容器 (LOFIC) 图像传感器，用于高动态范围以处理光照条件的突然变化，由台积电的 3D 高密度金属绝缘体金属 (MiM) 电容器实现
对于汽车 ADAS，它提供了超过 100 dB LED 无闪烁动态范围，同时不影响光性能和产生。
在物联网领域，台积电已开始探索性开发其 4nm N4e 工艺，旨在将电压从目前的 0.4V 进一步降低，接近阈值电压。此外，台积电还在研究超低漏电 SRAM 和逻辑电路，以进一步降低漏电功率，从而延长电池寿命。
N3 预计将成为一个高产量且长期运行的节点，截至 2025 年 4 月，已有超过 70 个新流片。N3E 已实现旗舰移动和 HPC/AI 产品的大规模量产。N3P 已于 2024 年第四季度实现量产。
N3A 面向汽车应用，包括驾驶辅助和自动驾驶技术。目前，该产品正在进行最终缺陷改进，并有望获得 AEC Q100 一级认证，预计将于 2025 年下半年投入生产。
该公司表示，到2030年，汽车将占据1万亿美元市场的15%，领先于物联网的10%。数据中心和人工智能当然是增长的驱动力，预计到2030年，凭借A16和A14制程技术，它们将占据45%的市场份额，即4500亿美元的市场规模。台积电将于今年晚些时候在台湾台中市启动Fab 25晶圆厂，专门生产这些技术。
A16 和 A14 预计将采用互补场效应晶体管 (CFET) 设计，将 nFET 和 pFET 垂直堆叠，CFET 的密度几乎增加一倍。
在显示技术方面，台积电宣布推出业界首个FinFET高压平台，将应用于可折叠/轻薄OLED和AR眼镜。与28HV相比，16HV预计可将DDIC功耗降低约28%，并将逻辑密度提升约41%。
https://www.eenewseurope.com/en/tsmc-looks-to-5nm-mram-plans-first-european-design-centre/
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